imapx2 2006-5-5 06:57 PM
如何提昇你的記憶體速度
只要是牵涉到系统的效能问题，那麽主要的瓶颈就会落在你的系统记忆体上。如果你可以正确的设定记忆体，那麽你的电脑效能将会显着提升。在这篇文章中，我们将会按部就班告诉你怎麽做。
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时序的重要性一如汇流排时脉
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时序的设定对RAM效能的重要性就跟汇流排频率一样。毕竟，一旦资料由RAM晶片读取，而且获取的速度够快的话，资料汇流排就只能在大频宽的情况下利用。而且，当资料被不同的记忆体区域读取时，很多的程序都有可能将资料流停止。记忆体的时序就是定义了所有独立的步骤所需的速度，包括了存取RAM在内。花一些时间将这些设定值作最佳化肯定是值得的，因为你可以将系统的操作性最多增加10%。更重要的是，将时序设定值作好最佳化比起增加你的汇流排时脉，所得到的好处要更多。高品质的DDR333 RAM配合快速的时序，其表现可以优於作一般的时序设定，并增加汇流排时脉的DDR400模组。
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最重要的CL设定 B|"_t$w"Y)^(^
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在RAM时序中，最重要的就是CAS Latency（CL）丶RAS-to-CAS Delay：tRCD 以及RAS Precharge Time（列位址控制器预充电时间）：tRP这三项参数。许多记忆体模组都有规格设定，例如PC2700-2.0-2-2.0或是PC3200-3.0-3-3.0。在这些有点神秘的数字中，第一个数字是用来描述记忆体型式，後面的三个数字则是这个记忆体的时序。有些制造商则是只有列出CAS Latency，像是CL 2.0或是CL 3.0。由於这三个有关记忆体时序的参数相当重要，所以对消费者来说，看不到这些参数可以说是很不方便，因为每一项参数对於系统效能都有类似的影响。
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进入矩阵之中
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记忆体控制器首先送出单元的列位址，作为模组逻辑的定址使用。经过一段时间，tRCD（RAS-to-CAS Delay）之後，模组会将列的内容作暂存。在现代的RAM晶片上，这样的程序将会花上两个或三个时脉循环。你甚至可以看到分数的循环，像2.5个时脉循环（CL2.5），因为DDR RAM可以在时脉讯号的上升和下降的边缘送出控制与资料的讯号，也就是每个时脉循环中送出两次讯号。 C2X0X#w1bu*_ ] q
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当列的内容被送去暂存之後，控制器将会送出CAS讯号（行位址控制），以传送记忆体单元中的行位址。送出讯号所花的时间就等於tCL（CAS Latency），一直到选择单元的内容送至记忆体晶片的输出暂存器（Output Register）上。 *l vi
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在BIOS之中，你可以为时序tRCD和tCL设定使用的时脉循环数目。这些设定值越小，电脑的效能就越好。只有最快的模组才有可能将CL设定为2.0甚至是1.5。
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如果你所读取的是相同记忆体列的邻近资料，那麽决定存取速度的唯一因素就是CL时序，因为控制器已经知道列的位址，不需要重新再搜寻一次。不论何时，当控制器必须在一个RAM晶片中定址不同的列时，在列与列转换的时候，所花的时间就是tRAS（Row Active Time）。这个时间tRAS是随着tRP（RAS Precharge Time）而增加的，而tRP则是将回路充电至较高电压等级所花的时间。从另外一方面来说，即使是快速的记忆体模组，整个过程所花的时间最少也要7个时脉循环。 .@
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现在的DDR RAM晶片组被再次细部区分为4个部分（Banks），每个部份代表了一个分离的记忆体区。Bank Interleaving则是允许不同晶片上的Banks的记忆体区可以同步定址，也因此增加了资料传输率。当资料被一个记忆体Bank读取时，另外一个Bank可以定址一个新的资料区。你可以在BIOS中特别设定晶片中可以同时定址多少RAM Banks。最快的设定是「4」。
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超过1 GB以上的RAM所带来的顶级效能 `+F3|5F^;t&f4?8?
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另外一项重要的效能依据是你所安装的RAM数量。执行影像和视讯的应用程式会因为更多的记忆体而显着提升效能。由Content Creation Winstone测试的读数已经证实，Windows 2000和XP将会因为系统的记忆体超过1 GB以上，整体的表现会大幅提升。而效能测试的结果显示，系统效能强烈依赖记忆体的数量。的确，对於快速的Windows XP系统来说，512 MB的RAM只能勉强达到最低标准。回想过去使用Windows 98和Me的久远年代，512 MB是主流系统所能安装的最大记忆体数量。 5ZZ W d2vp?Qy
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你所能安装的最大RAM数量端视你所使用的主机板和晶片组而定。在下面的「记忆体支援」表中，你可以找到更多的讯息。但是，不论你安装了多少记忆体，在x86系统中所允许的最大记忆体数量为3.5 GB。中央处理器没有办法定址超过数量的记忆体。超过的部分将会保留用为控制PCI回路。 9A
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你应该尽可能不要安装太多RAM模组。降低模组上的晶片数目也可以增强效能和稳定度。一般来说，一个模组由8或16个晶片组成。
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你所使用的记忆体模组数目对於你的Command Rate将有直接的影响。Command Rate直接要求记忆体控制器所需的时脉循环数目，以启动模组和晶片组。如果你将所有的记忆体插槽装满，一般来说，你将会把时脉循环从1个循环增加到2个循环，以保持系统稳定。很可惜的是，这样做将会把效能降低最多3%。
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将时序参数予以最佳化可以将整个处理程序加速，包括存取RAM在内。记忆体控制器首先决定它想要定址的储存单元的列位址。行位址则是在时间tRCD之後与控制器作通话。当资料传输到输出暂存器时所使用的时间称为tCL。而经过时间tRAS加上tRP的等待之後，整个程序可以再重复一次。
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如果你想要知道这个影响有多大，你可以看一下MPEG4-encoding的效能测试。我们在这篇文章的最後，就在标题「如何在BIOS之中调整你的RAM」之下，摘录了有关最重要的时序参数设定值，以及一些简短的解释和提示。如果你找不到你的RAM品牌有关效能设定的资讯，你可以在网际网路上参考相关的技术资料（请参看「RAM制造商」）。 s8W D$Q [.G iqA0XI7pR
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如果你想要对时序参数有更进一步的了解，你应该要学习所有关於存取记忆体的知识。「RAM时序」表可以给你一个概念，让你了解它是怎麽运作的。当主机板晶片组中的控制器选择了包含资料的记忆体模组时，一个读取的程序开始作初始化。控制器指向模组中的控制晶片，以及晶片中所拥有的资料。晶片的单元是以矩阵（Matrix）方式作排列，并形成行和列的位址。每个交叉点代表了一个记忆体位元。
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当你调整你的记忆体时，第一步就是将自动RAM设定关闭。当这个功能启动的时候，主机板会读取位於记忆体模组上的SPD（Serial Presence Detect）晶片，以获得有关时序和时脉速度的资讯，并且根据所获得的资校来调整设定。但是这些设定，也就是RAM制造商储存在EEPROM晶片中的设定是有所保留的，因为要确保整个操作尽可能在各种系统中的稳定性。当你使用手动设定时，你就可以为你自己的系统来作设定。在大部分的情形中，即使你超过了制造商所设定的标准，RAM模组仍然可以保持在稳定的状态。 1L8i^h"s1`?f
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如果你的记忆体模组属於廉价品，那麽你更应该好好检查一下你的时序设定。一般的记忆体制造商最有名的就是在制造过程的不确实，并且在SPD晶片中烧入错误的资讯。於是，受害的消费者只好在乏善可陈的效能或是系统当机之中挣扎，而且也不知道到底为什麽会发生这种情形。 P-S!`"?+VH
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如何在BIOS中调整你的RAM
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主机板的BIOS清单中提供了很多的设定，你可以用来将你的记忆体作最佳化。这些设定可以用来调校RAM的功能，不过基本上，这些功能经常以不同的名称出现。我们将会简短的解释这些设定选项。在括弧中的是这个设定可以选用的值，理想值则是以底线标注。我们也将不同BIOS版本，但是功能相同的选项名称放在一起。不过请注意，并不是所有的BIOS清单都提供所有的设定选项。 .j\Z8G9cE5yy&Q!p q
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Automatic Configuration「自动设定」（On/ Off） &l k }1u(dMwJ h a-V
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（DRAM Auto丶Timing Selectable丶Timing Configuring）如果你要手动调整你的记忆体时序，你必须关闭这个让电脑为你设定的功能。
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Bank Interleaving（Off/ 2/ 4） 4X'Y-{)| ];SW(wc
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（Bank Interleave）DDR RAM的记忆体晶片是由4个Bank所组成。经由Interleaving，同时对4个Bank作定址，可以将效能提升到最高。 kL\-o.u/k];Y
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Burst Length「爆发长度」（4/ 8） ?P]$p6aw+I
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这个选项所决定的是，在一个传输循环中，要送出多少资料区块。理想上，在目前Pentium 4和超微Athlon XP的中央处理器的L2 Cache（L2 快取）上，一次传输会填入一个记忆体列。一个记忆体列等於64位元，或者是说8个资料封包（Data Packet）。 !s%}f"w t
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CAS Latency tCL「行位址控制器延迟时间」（1.5/ 2.0/ 2.5/ 3.0）
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（CAS Latency Time丶CAS Timing Delay）从已经定址的行，到达输出暂存器的资料所需的时脉循环数。记忆体制造商将最佳的可能设定值以CL Rating的方式作列表。
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Command Rate CMD（1/ 2） 7wr k:vy;Zt(K:@6C
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（Command Rate丶MA 1T/2T Select）以要求的资料区间来定址记忆体模组和记忆体晶片所需的时脉循环数。如果你的记忆体插槽已经全部插满，你必须将这个比值调整到2，不过这样会使得效能明显下降。 N0D{Z%]I2A
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RAS Precharge Time tRP「列位址控制器预充电时间」（2/ 3）
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（RAS Precharge丶Precharge to active）对回路作预充电所需的时脉循环数，以决定列位址。
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RAS-to-CAS Delay tRCD「列位址至行位址延迟时间」（2/ 3/ 4/ 5）
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（RAS to CAS Delay丶Active to CMD）在已经决定的列位址和已经送出行位址之间的时脉循环数。将这个设定值设成2可以将效能提高最多4%。 8z VxMN`&dr&`
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Row Active Time tRAS「列动态时间」（5/ 6/ 7）
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（Active to Precharge Delay丶Precharge Wait State丶Row Active Delay丶Row Precharge Delay）当一个记忆体晶片上两个不同的列逐一定址所造成的延迟。 dL!v:}5{+IM9AT'X
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Memory Clock「记忆体时脉」（100/ 133/ 166/ 200 MHz）
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（DRAM Clock）指定记忆体汇流排的时脉速度。这个指定的比率与前级汇流排时脉有关。DDR技术（双资料率）可以经由实际的汇流排时脉速度把资料率加倍。